Revêtement de protection de l'encapsulation des semi-conducteurs et au niveau de la puce : une couche de protection fiable de l'encapsulation au niveau carte

La fiabilité des dispositifs semi-conducteurs dépend dans une large mesure de la protection du « dernier micromètre ». De la pastille au boîtier, du boîtier à la carte, la puce doit faire face à l'humidité, à la pollution ionique, à la contrainte de cycles thermiques, aux chocs mécaniques et à la migration électrique. Le revêtement de protection de niveau puce et le revêtement de protection pour encapsulation semi-conducteur revêtent ces structures de précision d'une « armure invisible » : amortissement des contraintes et passivation en surface du boîtier, protection triple (anti-humidité, anti-brouillard salin, anti-moisissure) au niveau carte, isolation thermiquement conductive pour les dispositifs de puissance. Cet article clarifie le système, le procédé, la validation et la sélection de ces revêtements fonctionnels à haute fiabilité, afin d'aider les ingénieurs en électronique et en matériaux à établir un cadre.

Kexin New Materials (Guangdong) Co., Ltd. possède un stock technologique en revêtements de protection fonctionnels, et ses systèmes de revêtement haute fiabilité et d'isolation thermiquement conductive peuvent s'étendre aux scénarios de protection auxiliaire pour encapsulation semi-conducteur et de protection de modules de puissance. S'appuyant sur les capacités de revêtement et de durcissement en continu de sa base de production à Foshan, Kexin New Materials peut fournir un support associé allant de la sélection des matériaux à la validation du procédé pour les clients en encapsulation électronique.

I. Aperçu de l'encapsulation semi-conducteur : de la pastille au système de couches de protection

L'encapsulation semi-conducteur est un génie qui intègre l'interconnexion électrique, le support mécanique, la protection environnementale et la dissipation thermique de la puce nue (die). Les formes d'encapsulation ont évolué des DIP, SOP, QFP traditionnels vers les BGA, CSP, Flip-Chip, SiP, FOWLP (encapsulation au niveau wafer Fan-out) et l'intégration multi-puces Chiplet récemment émergente. Que ce soit la puce nue découpée du wafer, ou le corps encapsulé ayant subi le liaison par fil ou le soudage à retournement, ses interconnexions métalliques, diélectriques basse constante, billes de soudure et fils de liaison sont exposés sur le long terme à l'humidité, aux sels, aux vapeurs chimiques, aux cycles de température et aux vibrations mécaniques de l'environnement de travail. La mission propre de l'encapsulation est de « protéger la puce », et le revêtement de protection est l'extension et le renforcement de cette capacité de protection. Au niveau wafer, la couche de passivation et la couche de protection de redistribution en polyimide/polybenzoxazole constituent la première ligne de défense ; au niveau boîtier, le composé de moulage (EMC), la colle de remplissage de fond et le revêtement de surface constituent la deuxième ligne de défense ; au niveau carte, le vernis de protection triple (conformal coating) constitue la troisième ligne de défense. Les trois travaillent ensemble pour déterminer le taux de défaillance de la puce sur un cycle de service de dix ans voire plus. Comprendre la structure hiérarchique de l'encapsulation est le préalable à la compréhension du positionnement du revêtement de protection : le revêtement ne remplace pas l'encapsulation, mais fournit un amortissement et une isolation fonctionnels supplémentaires au-dessus, à l'intérieur et en dessous de l'encapsulation. Il convient de noter que les formes d'encapsulation évoluent des puces uniques vers le système (SiP) et le multi-puces (Chiplet) ; l'augmentation des niveaux d'interconnexion fait de chaque interface une entrée potentielle d'humidité et de contrainte, d'où l'importance croissante de la couverture et de l'uniformité du revêtement de protection. Pour les ingénieurs en matériaux, tracer d'abord la topologie hiérarchique « puce — diélectrique — métal — substrat — niveau carte », puis associer couche par couche la fonction et les indices du revêtement, est la méthode de base pour éviter les angles morts de fiabilité.

II. Pourquoi les puces ont besoin de revêtement de protection : cinq mécanismes de défaillance

Plus les puces sont petites et hautement intégrées, plus la densité d'interconnexion et l'intensité du champ électrique par unité de surface augmentent, et plus leur sensibilité à l'environnement s'amplifie. La nécessité du revêtement de protection trouve sa racine dans cinq types de mécanismes de défaillance clairs. Le premier est la pénétration d'humidité et la corrosion métallique : les pastilles d'aluminium et les interconnexions de cuivre subissent une corrosion électrochimique en environnement humide et oxygéné, formant un circuit ouvert ou une fuite. Le deuxième est la migration ionique et le filament conducteur (CIIM) : sous l'effet combiné du champ électrique et de l'humidité, les ions métalliques migrent le long du diélectrique formant un court-circuit par dendrite, l'une des défaillances les plus insidieuses et dangereuses. Le troisième est la contrainte de cycle thermique et la fissuration mécanique : le coefficient de dilatation thermique (CTE) des matériaux d'encapsulation, de la puce et du substrat ne correspond pas, le cycle de température génère une contrainte cumulative, et la couche diélectrique fragile ou le composé de moulage présentent des fissures. Le quatrième est l'effet « popcorn » : après absorption d'eau par le composé de moulage, la pression de vapeur monte brusquement lors du soudage par refusion à haute température, provoquant un délaminage interne du boîtier (delamination). Le cinquième est la particule α et l'erreur logicielle : le retournement de particule unique provoqué par les isotopes radioactifs en trace dans les matériaux d'encapsulation ou le rayonnement externe. Le revêtement de protection inhibe systématiquement les mécanismes ci-dessus en isolant l'humidité et l'oxygène, passivant la surface, amortissant la contrainte et réduisant la mobilité ionique. De plus, les gaz acides résiduels à l'intérieur de l'encapsulation (tels que les acides organiques volatils des plaques PCB) catalysent également la corrosion ; un revêtement à faible dégazage et à faible ion extractible affaiblit cette voie. Il faut souligner que ces cinq mécanismes ne sont pas isolés : l'humidité est souvent le « complice » de la corrosion et de la migration ionique, et la fissuration par contrainte ouvre à son tour le canal d'humidité formant une rétroaction positive ; la conception de protection doit donc être une inhibition systémique conjointe, et non boucher un seul défaut. C'est précisément en raison de la complexité des mécanismes que les exigences de pureté, de contrainte, de diélectrique, d'adhérence et de fiabilité du revêtement de protection de niveau semi-conducteur sont de loin supérieures à celles d'un revêtement industriel ordinaire.

III. Trois niveaux d'action du revêtement de protection

Le revêtement de protection semi-conducteur peut être divisé en trois niveaux selon la position d'action, chaque niveau ayant des normes et des systèmes de matériaux très différents. Le revêtement au niveau wafer (wafer-level) est appliqué directement sur la puce nue ou la couche de redistribution, exigeant une pureté ionique extrêmement basse, une contrainte extrêmement basse, une constante diélectrique basse, utilisant couramment la polyimide (PI), le polybenzoxazole (PBO) ou un diélectrique par spin-coating ; c'est le niveau au seuil technique le plus élevé. Le revêtement au niveau boîtier (package-level) agit sur la surface ou les vides internes du dispositif déjà encapsulé, assumant l'amortissement de contrainte, le remplissage de fond, la passivation anti-humidité, utilisant couramment l'époxy, le silicone ou la colle de remplissage (underfill), et peut aussi former un film de protection sur la face supérieure du boîtier par revêtement sélectif. Le vernis de protection triple au niveau carte (board-level) est appliqué sur les composants et les soudures du PCBA, résistant à l'humidité, au sel, à la moisissure et à la corrosion chimique, utilisant couramment des systèmes acryliques, polyuréthane, silicone ou durcissement UV. Les trois couches ne se substituent pas mais s'ajoutent : le niveau wafer garantit la passivation à long terme du corps de la puce, le niveau boîtier comble l'interface mécanique et d'humidité entre puce et substrat, le niveau carte garantit la survie de tout le module dans l'environnement terminal. L'ingénieur en conception de fiabilité doit allouer le budget de protection selon « quel niveau est le plus faible », plutôt que de répartir uniformément.

IV. Aperçu des systèmes de revêtement de protection : cinq types principaux

Du point de vue de la chimie des matériaux, les revêtements de protection liés aux semi-conducteurs peuvent être classés en cinq types principaux, chacun adapté à différents niveaux et conditions. Le premier est la classe époxy (epoxy), avec une forte adhérence, une bonne étanchéité à l'humidité et un coût maîtrisé, largement utilisé pour la passivation après moulage, le remplissage de fond et le vernis triple au niveau carte, mais avec une fragilité relativement grande et une tenue thermique moyenne. Le deuxième est la polyimide (PI) et le polybenzoxazole (PBO), à haute température (supportant longtemps plus de 200℃), basse contrainte, excellentes propriétés diélectriques, premier choix pour la passivation au niveau wafer et la couche de protection de redistribution, avec une température de procédé élevée (souvent imidisation au-dessus de 300℃). Le troisième est le Parylene, formant par dépôt en phase vapeur (CVD) un conformal coating sans pore, ultra-mince et à haute uniformité, adapté au revêtement uniforme de dispositifs complexes à haute fiabilité et morphologie 3D, mais avec un investissement équipement élevé et un coût plus fort. Le quatrième est le silicone/silicone résine, souple, résistant à la température, basse contrainte, choix privilégié pour l'amortissement de l'encapsulation des dispositifs de puissance et des capteurs, mais avec une étanchéité à l'humidité relativement plus faible, souvent combiné à une couche barrière. Le cinquième est la couche de masquage de soudure (solder mask) et le système de vernis triple (acrylique, polyuréthane), principalement pour le niveau carte. Ces cinq systèmes ont des compromis respectifs sur pureté, contrainte, conduction thermique, tenue thermique et réparabilité ; la sélection est un arbitrage entre ces dimensions. Pour faciliter la sélection en ingénierie, le tableau ci-dessous donne la comparaison des attributs clés des cinq types principaux de revêtements de protection :

Le tableau ci-dessus donne des plages typiques, à confirmer selon la fiche technique (datasheet) de chaque référence ; la sélection réelle adopte souvent un composite multicouche pour compenser les défauts. Dans la pratique, on rencontre aussi couramment des « systèmes composites » : par exemple superposer une couche de Parylene sur une PI de niveau wafer pour améliorer la barrière, ou encapsuler un revêtement époxy sur une couche amortissante silicone pour améliorer l'abrasion, utilisant les forces de chaque couche pour compenser les faiblesses d'un matériau unique. La compétitivité différenciée des fournisseurs de matériaux ne réside souvent pas dans « la possession d'une certaine résine », mais dans la capacité à transformer un système multicouche en solution complète industrialisable et certifiable pour une structure d'encapsulation spécifique. C'est aussi la capacité d'ingénierie la plus valorisée par les usines d'encapsulation lors de l'introduction d'un nouveau revêtement.

V. Revêtement de protection d'encapsulation à base d'époxy

La résine époxy est l'un des matériaux de protection les plus matures dans l'encapsulation semi-conducteur. Sa molécule contient des groupes époxy, qui après réticulation avec un durcisseur (amine, anhydride) forment un réseau tridimensionnel, avec une adhérence extrêmement forte sur métal, silicium, substrat de fibre de verre, un taux d'absorption d'eau relativement contrôlable, de bonnes propriétés diélectriques et un prix compétitif. Au niveau boîtier, l'époxy est utilisé pour le revêtement externe du composé de moulage, la passivation du leadframe, la colle de remplissage de fond (underfill) ; au niveau carte, le vernis triple époxy fournit une couche anti-humidité tenace et résistante aux produits chimiques. Le défaut de la résine époxy réside dans un taux de retrait au durcissement relativement élevé et une grande fragilité, générant facilement des contraintes internes lors de grands cycles thermiques, conduisant à des fissures d'interface ou un désaccord avec les matériaux bas CTE. Pour cela, on inhibe la contrainte en ingénierie par toughening (introduction de segments flexibles, particules de caoutchouc à coeur-shell), réduction du module, ajustement de la cinétique de durcissement. La pureté ionique de l'époxy dépend de la matière première et de la propreté du procédé ; l'époxy de niveau semi-conducteur doit strictement contrôler les ions mobiles tels Na+, Cl-, K+ à l'échelle ppm voire ppb. Kexin New Materials a accumulé une expérience de formulation et de procédé en revêtement haute fiabilité à base époxy, son système époxy basse contrainte pouvant être utilisé pour la protection de surface de modules de puissance et les scénarios anti-humidité de niveau carte. Les moyens concrets de toughening de l'époxy incluent l'introduction de particules CSR (caoutchouc à coeur-shell) pour absorber l'énergie de fissure, le greffage de segments flexibles polyéther pour réduire le module, et l'utilisation d'époxy alicyclique pour améliorer la tenue UV et le jaunissement ; ces modifications doivent équilibrer finement entre toughening et tenue thermique, adhérence, sinon elles réduisent le Tg ou augmentent le taux d'absorption. En ingénierie, on filtre les références selon le diagramme ternaire « température de transition vitreuse — allongement à la rupture — taux d'absorption », puis on valide en boucle fermée par les tests de fiabilité ci-dessus.

VI. Matériau et chimie du revêtement polyimide (PI)

La polyimide est le matériau « standard doré » de la protection au niveau wafer. Sa synthèse commence par la polymérisation d'un dianhydride et d'une diamine en acide polyamique (PAA), puis l'imidisation à haute température par déshydratation et fermeture de cycle forme une chaîne principale aromatique hétérocyclique rigide, lui conférant une stabilité thermique exceptionnelle (Tg souvent supérieur à 300℃), une constante diélectrique basse (environ 3,0–3,5), une faible perte diélectrique et une faible hygroscopicité. Dans l'encapsulation au niveau wafer, la PI sert de diélectrique intercouche et de passivation de surface pour la RDL (couche de redistribution), supportant plusieurs photolithographies, électrodépositions et refusions sans défaillance. Le procédé de revêtement PI est généralement spin-coating pour former le film, soft-bake pour éliminer le solvant, imidisation à haute température (250–350℃), puis photolithographie pour ouverture de fenêtres. La basse contrainte de la PI provient de la flexibilité de la liaison éther de sa chaîne moléculaire et d'une réticulation modérée, lui permettant d'amortir le désaccord CTE entre puce et couche métallique lors des cycles thermiques. L'inconvénient est la température de procédé élevée, des exigences strictes sur l'équipement et la propreté, et un contrôle précis de la rétraction lors de l'imidisation pour éviter les fissures. La PI de niveau semi-conducteur doit aussi réaliser un résidu ionique extrêmement bas et un faible dégazage (outgassing), pour éviter de polluer les dispositifs sensibles.

VII. Revêtement polybenzoxazole (PBO)

Le polybenzoxazole (PBO) est un diélectrique de protection rapidement popularisé dans l'encapsulation avancée après la PI. Comparé à la PI, le PBO possède une constante diélectrique plus basse (jusqu'à moins de 2,9), un taux d'absorption d'eau plus bas (meilleur que la PI), une stabilité thermique plus élevée et une meilleure capacité d'aplanissement, avec une température de cyclisation (en fait déshydratation par cyclisation) légèrement plus basse et une fenêtre de procédé plus large. Dans l'encapsulation Fan-out au niveau wafer, l'intégration 2,5D/3D, le PBO est couramment utilisé pour la passivation et la couche d'amortissement de contrainte de la RDL, particulièrement adapté aux scénarios de lignes ultra-fines et redistribution multicouche. Les caractéristiques basse constante et basse perte du PBO sont cruciales pour les signaux haute fréquence et haute vitesse (tels que les canaux SerDes des puces 5G, AI), réduisant la diaphonie et le délai du signal. Son faible taux d'absorption d'eau renforce davantage la résistance à l'humidité et à la migration ionique. Le revêtement du PBO repose aussi sur le spin-coating et la cyclisation à haute température, avec des exigences extrêmes sur l'uniformité d'épaisseur, la densité de pores et l'adhérence d'interface. Actuellement, les matériaux PBO haut de gamme restent dominés par les capitaux étrangers, mais les entreprises nationales de matériaux accélèrent leur rattrapage, et Kexin New Materials mène aussi un layout technologique dans la direction des diélectriques polymères fonctionnels.

VIII. Revêtement par dépôt en phase vapeur Parylene

Le Parylene est un conformal coating formé par dépôt sous vide en phase vapeur (CVD), dont le monomère se rompt dans le four de pyrolyse en dimère actif, puis polymérise à la surface du substrat à température ambiante, formant un film continu d'épaisseur uniforme (allant de plusieurs centaines de nanomètres à dizaines de micromètres), totalement sans pore, épousant les morphologies 3D complexes. Les modèles Parylene C, N, HT possèdent respectivement différentes tenues thermiques, diélectriques et barrières. Son plus grand avantage est l'uniformité et la conformité — les fentes, trous borgnes, intervalles de broches denses que le revêtement liquide traditionnel peine à couvrir, le dépôt en phase vapeur les enveloppe complètement, et l'épaisseur est précisément contrôlée par le temps de dépôt. Dans l'aérospatiale, le médical, l'électronique militaire haute fiabilité, le Parylene est souvent utilisé pour les dispositifs exigeant strictement l'anti-humidité, l'anti-brouillard salin et l'isolation. L'inconvénient est l'équipement coûteux, la vitesse de dépôt lente, la capacité et le coût limités, et pour une couche mince la conduction thermique et l'abrasion mécanique sont limitées. En ingénierie, on combine souvent le Parylene avec d'autres revêtements (comme le remplissage de fond époxy). Pour les dispositifs semi-conducteurs en série, le Parylene convient davantage aux scénarios haute fiabilité à haute valeur ajoutée et petit volume. Le modèle Parylene HT, modifié par aromatisation, voit sa tenue thermique dépasser 350℃, adapté aux environnements de puissance et automobile ; outre le coût, son inconvénient réside dans une abrasion mécanique et une résistance au choc limitées pour une couche très mince (souvent < 50μm), et la densité de chargement de la chambre de dépôt affecte la capacité. Pour concilier conformité et capacité, l'industrie a développé un procédé hybride « Parylene + renfort époxy local » : d'abord dépôt en phase vapeur pour une barrière conforme globale, puis point de revêtement époxy sur les zones d'usure pour épaissir. Ce mode, bien qu'ajoutant des étapes, permet d'obtenir la fiabilité maximale avec le gain de poids minimal sur les dispositifs clés, et est la pratique typique de l'aérospatiale et de l'électronique médicale implantable.

IX. Revêtement flexible silicone et résine silicone

Les matériaux de protection à base de silicone ont pour chaîne principale le polysiloxane, avec segments souples, basse température de transition vitreuse, large plage de tenue thermique (-50℃ à plus de 200℃), et contrainte interne minimale, choix idéal pour l'amortissement de l'encapsulation des dispositifs de puissance, capteurs et électronique flexible. Le revêtement silicone absorbe efficacement la contrainte de cycle thermique et de choc mécanique, évitant la fissuration d'interface fragile ; son excellente isolation électrique et tenue aux intempéries conviennent aussi à l'extérieur et à l'électronique automobile. Mais l'étanchéité à l'humidité du silicone pur est plus faible que l'époxy et la PI, avec un taux de transmission de vapeur d'eau (WVTR) élevé, donc souvent combiné avec une couche barrière dense (telle que PI, Parylene ou charge céramique). La résine silicone (silicone resin) introduit partiellement une réticulation pour améliorer la dureté et l'adhérence, conciliant souplesse et abrasion. Dans les modules de puissance, le silicone est couramment utilisé pour le gel d'amortissement de contrainte sur la face supérieure de la puce (gel) et le potting du boîtier, absorbant les variations de volume des dispositifs SiC lors des cycles haute température. Il faut noter que la migration d'huile de silicone (silicone bleeding) peut polluer la zone de liaison ; le silicone de niveau semi-conducteur doit strictement contrôler le faible volatil et le faible dégazage.

X. Vernis triple acrylique et polyuréthane

Le vernis triple de niveau carte est la catégorie la plus largement utilisée des revêtements de protection. Le vernis triple acrylique a pour base la résine acrylate, séchage rapide, monocomposant, soluble dans le solvant, facile à réparer (pelable et re-peignable), choix dominant de l'électronique grand public et PCBA général, avec un équilibre de performance anti-humidité, anti-brouillard salin, anti-moisissure, mais une tenue thermique et chimique limitée (température de travail longue durée souvent sous 125℃). Le vernis triple polyuréthane a pour base la résine polyuréthane, avec abrasion, intempéries, résistance chimique meilleures, premier choix pour le niveau carte extérieur, industriel et automobile, mais certaines variétés sont plus difficiles à réparer et sensibles à l'humidité. Les deux peuvent être appliqués par pulvérisation, trempage, pinceau ou valve sélective, l'épaisseur contrôlée généralement à 25–75 micromètres. Dans l'assemblage de niveau carte semi-conducteur (tel que module capteur, carte d'entraînement de puissance), le vernis triple est la dernière barrière de protection économique et efficace. La sélection doit arbitrer entre réparabilité, tenue thermique, tenue chimique, coût, et surveiller la pureté ionique pour éviter tout risque de corrosion sur les soudures sensibles.

XI. Synergie entre la couche de masquage de soudure (Solder Mask) et l'encapsulation

La couche de masquage de soudure (solder mask) est un revêtement permanent photorésistant liquide en surface de PCB, formant après durcissement une couche isolante verte ou noire, définissant l'ouverture des pastilles, évitant les ponts, et isolant l'attaque directe de l'environnement externe sur la feuille de cuivre. Dans le système de protection de niveau carte, la couche de masquage est la première et la plus épaisse barrière ; le vernis triple sert de revêtement flexible superposé, compensant l'insuffisance de couverture de la couche de masquage sur les intervalles denses et le corps des composants. À l'intérieur de l'encapsulation, une logique similaire apparaît dans la division entre composé de moulage et revêtement de surface : l'EMC fournit la mécanique et l'anti-humidité principales, le revêtement de surface passe davantage en passivation et amortissement. Il convient de noter que le taux d'absorption, le résidu ionique et le CTE de la couche de masquage affectent directement la fiabilité de niveau carte, particulièrement lors de la refusion sans plomb et des cycles de température automobile ; donc les PCB haut de gamme adoptent une encre de masquage bas CTE et basse absorption. Intégrer la synergie entre couche de masquage et vernis triple dans la conception globale de protection est la clé pour améliorer la durée de vie de niveau carte.

XII. Matériaux basse constante et intégrité du signal haute fréquence

Avec la popularisation de la 5G, des accélérateurs IA et des SerDes haute vitesse, la caractéristique basse constante (low-k) du diélectrique d'encapsulation et de niveau carte affecte directement l'intégrité du signal. Une constante diélectrique (Dk) et un facteur de perte (Df) trop élevés provoquent délai de signal, diaphonie et perte d'insertion. Au niveau wafer, la PI/PBO avec son bas Dk (environ 2,9–3,5) est le choix préféré pour le diélectrique RDL ; au niveau carte, le PCB haute fréquence adopte un époxy modifié (tel que résine hydrocarbonée, composite PTFE) pour réduire le Dk. Si le revêtement de protection sert de diélectrique additionnel sur la redistribution ou la surface des composants, il ne doit pas élever significativement le Dk/Df équivalent, sinon il dégrade la performance du canal. Les revêtements basse constante avancés réduisent la polarisation par introduction de fluor, structure poreuse ou réglage aromatique, tout en maintenant une adhérence et une anti-humidité suffisantes. Dans l'encapsulation en onde millimétrique et module optique, le revêtement basse constante participe même à la conception d'adaptation d'impédance. Par conséquent, l'intégrité du signal est devenue une dimension non négligeable de la sélection du revêtement de protection semi-conducteur, aussi importante que l'anti-humidité et la contrainte. Le contrôle du facteur de perte (Df) est tout aussi critique : un Df élevé se convertit en chaleur et jitter dans le canal haute vitesse, particulièrement marqué pour les SerDes 112G/224G et les front-ends RF à réseau phasé. Les résines bas Df dépendent généralement d'une chaîne principale basse polarité (telle que fluorée, polyoléfine ou aromatique spéciale), mais ces structures ont souvent une adhérence faible et une tenue chimique médiocre, nécessitant un complément au traitement d'interface et au réseau de durcissement. Pour les entreprises de matériaux, fournir un revêtement avec « courbe de variation de Dk/Df mesurée en fréquence » plutôt qu'une simple valeur nominale ponctuelle facilite la revue de conception des encapsulations haute vitesse.

XIII. Contrôle de la pureté des matériaux et de la pollution ionique

La pureté est ce qui distingue fondamentalement le revêtement de protection de niveau semi-conducteur de la peinture ordinaire. Même des ions mobiles Na+, Cl-, K+, Br- à l'échelle ppm voire ppb, sous l'effet combiné de la polarisation et de l'humidité, suffisent à déclencher la migration ionique métallique (electromigration / CIIM), formant en quelques heures à plusieurs milliers d'heures une dendrite conductrice causant un court-circuit. Par conséquent, la matière première, le solvant, la charge et le procédé du revêtement semi-conducteur doivent être menés dans un environnement propre, et le contenu ionique extractible mesuré par ICP-MS à étalon interne ou chromatographie ionique (IC). Les voies de synthèse de l'époxy, PI, silicone doivent toutes éliminer les résidus de catalyseur halogéné, les impuretés métalliques et les sous-produits d'hydrolyse. Au niveau de la ligne, la sueur des opérateurs, l'eau de lavage, l'atmosphère du four peuvent être des sources de pollution, à garantir par lavage à eau ultra-pure, four propre et ligne à humidité contrôlée. Un matériau dont la pureté ionique ne répond pas à la spécification (telle que Na+ + Cl- total inférieur à la cible ppb) ne doit jamais être utilisé pour le revêtement de niveau puce. Kexin New Materials a établi un flux de détection de la pureté ionique des revêtements fonctionnels, de la matière première au produit fini, pour répondre au seuil d'application de l'électronique haute fiabilité. Outre le test final du matériau, le contrôle en amont décide aussi du succès : la matière première à l'entrée usine doit être entièrement testée pour ions extractibles par IC ou ICP-MS ; le solvant doit être de grade électronique et transféré sous fermeture ; l'eau de production doit être de l'eau ultra-pure 18,2 MΩ·cm ; le four et la chambre de revêtement nettoyés régulièrement au chiffon sans peluche et isopropanol avec validation de résidu à blanc. L'usine d'encapsulation lors de l'inspection à réception (IQC) retestera aussi les ions et composés volatils, formant un double contrôle « fournisseur — usine », toute pollution d'un côté pouvant mettre au rebut tout le lot de dispositifs.

XIV. Amortissement de contrainte et conception basse contrainte

La contrainte est le « tueur invisible » de la protection d'encapsulation. Les puces, les diélectriques, les métaux et les substrats présentent des CTE différents, se dilatant et se contractant à répétition lors des cycles de température en refusion et en service, accumulant des contraintes de cisaillement aux interfaces ; lorsque la limite est dépassée, l'adhérence interfaciale ou la résistance du matériau cède, provoquant fissures et délaminage. La conception à faible contrainte couvre à la fois les matériaux et les procédés : du côté matériau, on utilise des résines à faible module et à fort allongement à la rupture (comme l'époxy durci ou le silicone), ou on introduit des segments de chaîne flexibles dans le PI rigide ; du côté structure, on réduit la concentration de contraintes via des couches graduées, des couches tampons et des transitions arrondies ; du côté procédé, on contrôle le retrait de cure et on adopte un chauffage par étapes et une post-cure basse température pour relâcher les contraintes résiduelles. Au niveau du wafer, les caractéristiques intrinsèques à faible contrainte du PI/PBO permettent de tamponner le désaccord entre la couche métallique RDL et le substrat de silicium ; au niveau de la carte, le film flexible de revêtement de protection (conformal coating) absorbe les vibrations et la dilatation thermique. La contrainte peut aussi être anticipée par simulation (modélisation CTE/module par éléments finis), puis optimisée via l'épaisseur de film, les charges et la courbe de cure. Faible contrainte ne signifie pas « plus mou est mieux » — trop mou sacrifie l'adhérence et la résistance à l'usure, il faut trouver un équilibre entre amortissement et résistance.

XV. Revêtement intégrant conduction thermique et isolation (dispositifs de puissance)

Les dispositifs de puissance tels que IGBT, SiC, GaN génèrent beaucoup de chaleur en fonctionnement ; chaque élévation de la température de jonction réduit la durée de vie de façon exponentielle ; en même temps, sous haute tension, l'isolation contre la rupture est obligatoire. La solution traditionnelle utilise des substrats céramiques (AMB, DBC) pour la conduction thermique et l'isolation, puis connecte par des matériaux d'interface, mais la résistance thermique d'interface est élevée. Le revêtement isolant thermoconducteur combine une résine isolante (époxy, PI, silicone) avec des charges haute conductivité thermique (nitrure de bore BN, nitrure d'aluminium AlN, alumine Al₂O₃, oxyde de zinc) pour former une couche mince à la fois isolante et thermoconductrice, appliquée directement sur la face supérieure de la puce (top-side) ou la surface interne du boîtier du module, supprimant les interfaces multiples. La difficulté technique réside dans l'équilibre : plus de charges et plus orientées (comme le BN en flocons alignés plan), meilleure conduction, mais la résistivité volumique et la flexibilité chutent, la viscosité monte et l'application devient difficile. En ingénierie, on modifie la surface des charges, on construit des chemins conductifs (percolation), on contrôle la morphologie et l'orientation des charges pour approcher l'optimum triangulaire « haute conduction + haute isolation + faible contrainte ». L'accumulation de formulations de Kexin New Materials sur les revêtements isolants thermoconducteurs peut servir la protection de face supérieure des modules de puissance et le revêtement isolant thermoconducteur de la paroi interne du boîtier. Le mécanisme d'orientation du BN en flocons est particulièrement clé : sous guidage par enduction en cisaillement ou champ externe (ultrasons, champ électrique), les flocons de BN s'alignent parallèlement au plan, formant un canal anisotrope « haute conduction dans le plan, isolation dans l'épaisseur », améliorant la conduction effective tout en maintenant la résistivité volumique dans la direction verticale. Parallèlement, la modification de surface des charges par silane coupleur réduit la résistance thermique d'interface, inhibe l'agglomération, abaisse le seuil de percolation et la quantité de charges, préservant ainsi la flexibilité et l'adhérence de la résine. La formulation du revêtement isolant thermoconducteur est essentiellement une optimisation multi-objectifs « charges — interface — résine ».

XVI. Procédé de revêtement au niveau wafer (Wafer-Level Coating)

Le revêtement au niveau wafer applique uniformément du PI/PBO/diélectrique par centrifugation sur un wafer entier (200 mm ou 300 mm), puis par soft bake, exposition, développement et cure forme une couche de protection graphique. Le procédé central est le spin-coating : on dépose la résine liquide sur le wafer en rotation rapide, la force centrifuge l'étale en film uniforme de submicron à plusieurs microns, l'épaisseur réglée par viscosité et vitesse ; puis on monte en température par paliers dans un four pour éliminer le solvant (soft bake), puis imidisation ou cyclisation haute température. L'uniformité du spin-coating (la déviation d'épaisseur souvent exigée < ±5 %) détermine directement la qualité de la lithographie et de l'électrodéposition suivantes, exigeant des exigences extrêmes sur les vibrations d'équipement, la propreté et le contrôle thermique. Certains scénarios utilisent le slot-die ou le dépôt chimique en phase vapeur pour de plus grandes surfaces et films plus épais. Le revêtement au niveau wafer doit aussi contrôler les particules, les pores et l'effet de bord (edge bead). Avec l'émergence du FOWLP et du fan-out, le revêtement au niveau wafer passe d'une simple passivation à l'intégration RDL diélectrique, tampon de contrainte et redistribution, l'un des procédés centraux de l'encapsulation avancée.

XVII. Revêtement pour encapsulation au niveau panneau (Panel-Level)

L'encapsulation au niveau panneau (Panel-Level Packaging, PLP) transfère le procédé du wafer circulaire vers un panneau carré (comme 510×515 mm ou plus) pour un taux d'utilisation de surface plus élevé et un coût unitaire réduit, voie clé de réduction de coût du fan-out. Le revêtement au niveau panneau fait face à des défis plus complexes que le wafer : warpage plus grand, uniformité dimensionnelle plus difficile, comportement rhéologique du matériau différent aux coins et bords. Les modes d'enduction passent du spin-coating au slot-die, pulvérisation ou rouleau, exigeant uniformité d'épaisseur, sans bulle ni peau d'orange sur grande surface. Le PLP a une fenêtre de procédé plus large pour le revêtement de protection, plus sensible à la compensation de warpage, nécessitant souvent des matériaux à faible module et faible retrait pour supprimer la courbure. La popularisation du PLP pousse le revêtement de protection de «适配 wafer » vers «适配 panneau », posant de nouveaux défis sur rhéologie, retrait de cure et adhérence. C'est une opportunité marché potentielle pour les entreprises à capacité de enduction continue et développement de formulation (comme la ligne de Foshan de Kexin New Materials).

XVIII. Dispensing, pointage et sous-remplissage (Dam-Fill / Underfill)

À l'intérieur de l'encapsulation et au niveau carte, les matériaux liquides de protection sont souvent appliqués par dispensing précis. L'underfill est utilisé après soudure flip-chip, l'époxy capillaire remplit les interstices de dizaines de microns entre puce et substrat, transformant la contrainte des billes de soudure de concentrée en distribuée, améliorant grandement la durée de vie en cycle thermique ; le CUF (capillary underfill) s'auto-nivelle par capillarité, le MUF (molded underfill) se remplit en synchronisation lors du moulage. Le Dam-Fill (barrage-remplissage) est utilisé en cavité au niveau wafer ou carte : on dépose d'abord le dam (barrage) pour délimiter, puis on remplit (fill) de diélectrique liquide ou pâteux, formant après cure une cavité de protection à épaisseur contrôlée, souvent pour MEMS, capteurs et dispositifs de puissance. La précision de dispensing (aiguille, pression, trajectoire, volume) détermine le remplissage et le taux de void, cœur du rendement. Côté matériau, il faut régler viscosité, thixotropie, vitesse de cure et CTE pour le procédé. Le dispensing et l'underfill sont la technologie pont reliant « revêtement » et « structure d'encapsulation ».

XIX. Paramètres de procédé : épaisseur (µm) et température de cure

Les performances du revêtement de protection sont définies précisément par l'épaisseur de film et la courbe de cure. Le film diélectrique PI/PBO au niveau wafer est souvent de 2–15 microns, trop fin risque de pore, trop épais contrainte et coût augmentent ; le revêtement d'encapsulation et le conformal coating de carte sont souvent de 25–100 microns, la couche thermoconductrice de puissance peut atteindre plusieurs centaines de microns. La déviation d'épaisseur doit être strictement contrôlée (généralement ±10 %), sinon les endroits inégaux deviennent points faibles de contrainte et fuite. La température de cure détermine la densité de réticulation et les performances finales : époxy thermodurci souvent 120–180 ℃, imidisation PI 250–350 ℃, silicone par addition ~150–200 ℃, conformal UV cure à froid avec post-cure thermique. La vitesse de chauffe, temps de maintien, courbe de refroidissement affectent contrainte résiduelle et bulles ; une cure rapide inappropriée enferme le solvant formant des voids. La détermination des paramètres doit combiner Tg, CTE, vitrification et dégazage du matériau, optimisée par DOE et validée par fiabilité en boucle. Pour l'underfill, la courbe de cure doit concilier « temps de capillarité suffisant pour remplir » et « ne pas verrouiller avant le point de gel », donc souvent deux étapes : pré-cure basse température gardant fluidité, puis montée en température pour réticulation complète ; l'épaisseur dépend du volume dispensé et de la hauteur de gap, typique 30–80 μm. Pour PI wafer, imidisation trop brutale fait bulle, trop lente perd capacité, il faut équilibrer pic de dégazage TGA et cadence. Toute changement de paramètre doit déclencher ECN et re-échantillonnage HAST/adhérence pour fenêtre stable.

XX. Équipements d'enduction : pulvérisation, revêtement sélectif et Jet dispensing

L'application à l'échelle de la carte du conformal coating repose sur équipements automatisés. Le revêtement sélectif par valve précise ou Jet pulvérise selon motif prédéfini ne couvrant que les zones à protéger, évitant connecteurs, doigts dorés, vias et test points, précis, économique, sans boucher, mode principal de PCBA haut de gamme. Composé de plateforme (X/Y/Z ou portique), valve fluide (aiguille, diaphragme, vis), vision et four de cure, intégrant UV, air chaud ou IR. La pulvérisation (spray) convient grande surface mais uniformité inférieure ; l'immersion (dip) pour petites pièces mais gaspille et difficile d'éviter ; pinceau seulement réparation. Le Jet dispensing par piézo ou pneumatique non-contact haute fréquence convient intervalles denses. Le choix doit matcher viscosité, épaisseur et UPH, avec AOI pour couverture sans oubli.

XXI. Équipements dédiés dépôt en phase vapeur et centrifugation

Le wafer et le revêtement haute fiabilité dépendent d'équipements dédiés. Le spin coater par vide et courbe de vitesse fait film submicron uniforme, intégrant hot plate pour soft bake ; propreté Class 100 ou plus, avec monitoring particules. Le système Parylene par évaporateur, four de pyrolyse (~650–700℃) et chambre, dépôt sous vide, coût élevé mais qualité inégalée. Le slot-die pour panneau et film épais par pompe et die. Défi commun : particules, uniformité, rendement ; semiconducteur en ISO 3–5 avec épaisseur en ligne (ellipsomètre), comptage et défaut. L'investissement et le savoir-faire forment barrière et point de percée nationale.

XXII. QC global : épaisseur, adhérence, fuite et HAST

La QC du revêtement semiconducteur est un système multi-dimensions haute sensibilité. Épaisseur par profilomètre, ellipsomètre ou XRF ; adhérence par ruban, cross-cut, pull-off, cisaillement ; fuite et iso par mégohmmètre résistivité, tension et courant ; THB, HAST pour humidité biais et migration ; aussi cycle thermique, PCT, brouillard salin. Chaque lot avec pureté ionique (ICP/IC), TGA/DSC (Tg), viscosité et solide. En ligne SPC surveille épaisseur, couverture, défaut. Un dépassement peut causer défaillance en masse, donc QC n'est pas échantillon mais boucle totale. Kexin a capacité base épaisseur, adhérence, iso soutenant consistance. En ligne, SPC transforme épaisseur, rendement, iso en cartes (X-bar/R), alerte et traçage lot de matière à donnée, satisfaisant auto et médical. Pour revêtement haute fiabilité, profondeur QC décide entrée chaîne auto/militaire et confiance.

XXIII. Technologie de mesure d'épaisseur et uniformité

L'épaisseur est l'indicateur QC de base, la méthode varie selon film et substrat. Le profilomètre par palpage du bord donne épaisseur absolue, précis mais micro-dommage et lent ; l'ellipsomètre par polarisation infère épaisseur et indice, non-contact, pour nanometer à micron, choix en ligne wafer PI/PBO ; XRF pour élément spécifique (charge métal) comparaison rapide ; eddy et ultrason pour épais. Uniformité inclut within-wafer, entre wafers et lots, par Cpk. Mesure éviter bord et particule, avec cross-section SEM périodique. Anomalie d'épaisseur doit remonter paramètre, viscosité, cure, boucle « mesure—procédé ».

XXIV. Test d'adhérence et force de liaison

L'adhérence décide si la couche « tient » en cycle thermique, vibration et humidité. Méthodes : cross-cut avec ruban, qualitatif ; pull-off par dolly collé tirant vertical mesure force interfaciale, quantitatif ; cisaillement et pelage pour underfill et gel ; 90°/180° pour film flexible. L'adhérence affectée par énergie de surface, rugosité, pollution et cure — résidu de démoulant, oxyde ou huile de silicone la fait chuter. Le semiconducteur utilise nettoyage plasma, UV ozone pour énergie de surface et contrôle du temps après traitement. Le taux de rétention après humidité (THB) est clé, car l'humidité commence par interface. Les données de liaison sont entrée centrale de sélection et certification.

XXV. Test de migration ionique et électromigration (CIIM)

Le CAF (Conductive Anodic Filament) et CIIM sont les risques de défaillance les plus cachés du revêtement. Le test sur peigne avec biais en 85℃/85%RH + biais THB surveille chute de résistance jusqu'à court-circuit dendritique. La pureté ionique, absorption, barrière et scellement déterminent MTTF. Pour époxy, PI, silicone, bas ion + bas WVTR + sans pore sont trois facteurs. Le bias-HAST accélère pour auto et militaire. Le CIIM est le critère or de « bloquer vrai canal ionique », base de prime matériau haut de gamme.

XXVI. HAST/PCT et THB haute accélération

Le HAST et PCT (121℃ vapeur saturée) sont la « cocotte » de fiabilité semiconducteur. HAST à 110–130℃, 85%RH, option biais, compresse années en dizaines à centaines d'heures, expose défaillance humidité (corrosion, délaminage, migration). THB à 85℃/85%RH + biais accélère migration et fuite. Ces tests défient scellement, pureté et adhérence : tout pore, micro-fissure ou ion mobile apparaît. Après test, aspect, électrique et CSAM, SEM pour mode. Passer HAST/THB est seuil d'entrée auto et haute fiabilité, preuve clé de confiance. Condition typique HAST 130℃, 85%RH, biais quelques à dizaines V, 96–264 h, facteur mille fois ; PCT 121℃, 2 atm vapeur saturée pour absorption et délaminage. Rappel : résultat accéléré est « vie relative » pas absolue, utiliser Arrhenius et Peck avec retour terrain, éviter sur-interprétation. La rigueur de fiabilité est toujours la base de crédibilité du revêtement de protection.

XXVII. Tableau général des défauts et contre-mesures

XXVIII. Analyse racine des fissures et craquelures

La fissuration du revêtement vient surtout du désaccord thermomécanique et contrainte procédé. La puce (silicium CTE≈3ppm/℃) et le diélectrique organique, substrat (CTE dix à vingtaine ppm/℃) se dilatent différemment en cycle, accumulant cisaillement ; si module trop haut et allongement insuffisant, fissure naît au coin, bord ou step. Cure rapide ou film épais en une fois enferme solvant et contrainte interne, fissure au retour. Distribution charge du moule, CTE match de underfill aussi clés. Analyse par CSAM pour délaminage interne, dye-penetrant pour canal fissure, FIB-SEM pour micro-fissure, FEM pour concentration. Contre-mesure : matériau durci (caoutchouc core-shell, chaîne flexible), tampon structure (arrondi, gradué), procédé doux (étapes, post-cure basse), optimisation épaisseur. Fissure est irréversible, prévention vaut mieux.

XXIX. Contrôle des voids et délaminage

Le void et délaminage sont défauts d'interface communs. Le void est gaz encapsulé (submicron à centaines microns) dans revêtement ou underfill, source solvant, humidité, air dispensing, dégazage cure ; délaminage est perte d'adhérence. Tous deux deviennent canal d'humidité et contrainte, provoquant corrosion et fissure. Contrôle multi-couches : matériau basse viscosité, thixotropie et volatil ; procédé débullage vide, pré-cuisson, trajectoire et courbe (éviter choc thermique) ; équipement dispensing vide et dégazage en ligne ; détection CSAM, X-ray quantifiant void < 5% surface. Délaminage prévenu par plasma, coupleur énergie interface, module bas matching CTE. Le taux void/delam est ligne rouge de certification underfill et thermique.

XXX. Industrie d'application : puces logique et calcul

Les puces logique et calcul (CPU, GPU, SoC, ASIC) demandent au revêtement bas diélectrique, faible contrainte et haute pureté. En encapsulation avancée (Flip-Chip, Fan-out, Chiplet), PI/PBO comme RDL et passivation décide densité et intégrité signal ; underfill garantit vie des billes en milliers de cycles ; conformal carte protège alimentation et périphérie carte IA. Avec montée densité, gestion thermique pèse, interface thermique et isolant协同 deviennent importants. Domaine dominé par géants internationaux, mais substitution nationale en RDL, underfill et conformal accélère. Kexin bien que fonction industriel, sa technologie faible contrainte et isolant thermique peut soutenir protection auxiliaire matériel calcul et module alimentation puissance. À noter : serveur IA exige alimentation et thermique pousse upgrade conformal et thermique : module haute courant chauffe concentré, faut conformal anti-humidité et isolant thermique, solution « conformal + pad thermique » remplacée par « revêtement isolant thermique intégré ». La course calcul n'est pas que procédé mais aussi matériau encapsulation et carte, valeur revêtement passe de « protection passive » à « activer thermique et fiable ».

XXXI. Semi-conducteurs de puissance et électronique automobile (IGBT/SiC)

Les semi-conducteurs de puissance (modules IGBT, SiC MOSFET, GaN HEMT) sont le domaine affichant la croissance la plus rapide de la demande en revêtement de protection. Les véhicules électriques, les onduleurs photovoltaïques, les bornes de recharge et le stockage d'énergie exigent une densité de puissance et un rendement extrêmement élevés ; la température de jonction de fonctionnement du SiC/GaN peut atteindre 175–200℃ et plus, dépassant de loin le Si traditionnel. Cela exige des revêtements de protection résistant à des températures plus élevées, avec une meilleure isolation thermique conductive, et un faible stress s'accordant à la dilatation thermique des matériaux à large bande interdite ; parallèlement, les modules doivent garantir une durée de vie de quinze ans dans des environnements automobiles vibrants, soumis à des cycles thermiques et humides. Les applications typiques incluent le revêtement isolant conducteur thermique sur la face supérieure de la puce, le revêtement isolant sur la paroi interne du boîtier, la protection triple (humidité, sel, poussière) des barres omnibus et des bornes, et le renforcement par remplissage de fond. Le revêtement isolant conducteur thermique réduit à la fois la résistance thermique d'interface et prévient les cheminements électriques, offrant une valeur remarquable. Kexin New Materials est situé à Foshan — un pôle de l'industrie électronique automobile et des composants de puissance du Sud de la Chine ; son système de revêtement isolant conducteur et de protection à haute fiabilité peut servir à proximité les clients locaux de modules de puissance. Dans les entraînements électriques et les chargeurs embarqués (OBC), les modules de puissance subissent fréquemment des chocs thermiques et des vibrations mécaniques dus aux démarrages/arrêts et aux conditions de route ; le « faible stress + haute adhérence » du revêtement détermine davantage la durée de vie qu'une simple haute conductivité thermique ; tandis que dans le système de gestion de batterie (BMS) et les cartes de contrôleurs de domaine, le vernis de protection triple doit maintenir l'isolation à long terme dans l'environnement de haute température, haute humidité et forte brume saline du compartiment moteur. La protection de l'électronique automobile présente donc une double exigence de « isolation thermique conductrice au niveau module + protection triple au niveau carte », posant des exigences plus élevées aux capacités d'approvisionnement systématique et de certification synchronisée des entreprises de matériaux.

XXXII. Exigences de fiabilité des CI automobiles (AEC-Q100)

L'AEC-Q100 établi par le Automotive Electronics Council est la référence de fiabilité des puces de qualité automobile, posant des exigences systématiques sur les revêtements de protection : doivent passer des contraintes telles que le cyclage thermique (par ex. -55℃ à 150℃ des milliers de cycles), la durée de vie en fonctionnement à haute température (HTOL), THB, HAST, la soudabilité, la décharge électrostatique (ESD), etc., avec un objectif de taux de défaillance au niveau ppm (orientation zéro défaut). Cela signifie que la pureté, l'étanchéité, l'adhérence et la résistance thermique du revêtement doivent être maintenues dans les conditions de travail les plus sévères. La norme automobile insiste également sur la traçabilité et le contrôle des changements (PCN) ; toute modification de formule, procédé ou ligne de production du matériau doit être re-certifiée. Pour les fournisseurs de revêtements de protection, entrer dans la chaîne d'approvisionnement automobile exige d'établir un système IATF 16949 et une base de données de fiabilité complète. C'est précisément le fossé défensif des entreprises de revêtements à haute fiabilité — la capacité systématique de Kexin New Materials dans le domaine de la protection fonctionnelle lui fournit une base pour s'étendre vers la protection auxiliaire de l'électronique automobile.

XXXIII. Conformité environnementale : sans halogène (Halogen-Free) et RoHS

La conformité environnementale des matériaux électroniques est devenue un seuil obligatoire. RoHS limite le plomb, le cadmium, le mercure et autres substances nocives ; REACH régule l'enregistrement des produits chimiques ; et le « sans halogène » (halogen-free) exige que le total des halogènes tels que Br, Cl soit inférieur à la limite (par ex. Cl+Br < 1500ppm), afin d'éviter la production de dioxines lors de l'incinération. La retardation de flamme traditionnelle repose souvent sur la synergie bromée et antimoniée ; la sans-halogénisation force les matériaux à passer à la retardation de flamme intumescente phosphorée, azotée et aux hydroxydes inorganiques. La sans-halogénisation des revêtements de protection semi-conducteurs nécessite un rééquilibrage entre retardation de flamme, isolation et résistance thermique, évitant d'introduire un gradient diélectrique élevé ou des impuretés ioniques. La conformité verte s'étend également au faible COV, à la faible dégazation et à la conception recyclable. Kexin New Materials adhère à la direction sans halogène et faible COV dans le développement de formules, faisant ainsi que ses produits isolants conducteurs et de protection triple répondent aux exigences environnementales des clients électroniques et automobiles exportateurs.

XXXIV. Opportunités de chaîne d'approvisionnement et de localisation (ligne de production Foshan de Kexin New Materials)

Les revêtements de protection semi-conducteurs ont longtemps été dominés par les géants des matériaux américains, japonais et européens, notamment dans la PI/PBO de niveau wafer, le parylene et le remplissage de fond haut de gamme. Ces dernières années, sous la double impulsion géopolitique et des coûts, la substitution locale s'accélère : des EMC, du remplissage de fond aux vernis de protection triple de niveau carte, les entreprises locales pénètrent progressivement. Le delta de la rivière des Perles, en tant que plaque tournante mondiale de fabrication et d'encapsulation électronique, a un besoin urgent de matériaux locaux à haute fiabilité, faible coût et réponse rapide. Kexin New Materials (kexinMaterials), s'appuyant sur sa base de production à Foshan, possède des capacités de développement de formules pour revêtements de protection fonctionnels, de procédés de revêtement continu et de durcissement, ainsi que de détection de pureté ionique et d'isolation thermique conductrice ; sa matrice de produits couvre le revêtement époxy, l'isolation thermique conductrice, les vernis de protection triple, etc., pouvant offrir des options locales dans des scénarios tels que la protection de modules de puissance, l'anti-humidité de niveau carte et la protection auxiliaire d'encapsulation électronique industrielle. Pour les usines d'encapsulation et les fabricants d'équipements complets, cultiver une chaîne d'approvisionnement en revêtements diversifiée et localisée est un choix stratégique de réduction des coûts et de sécurisation de l'approvisionnement. La localisation apporte également un avantage de vitesse de réponse : l'ajustement fin de formule, la pré-production en petits lots et l'analyse coordonnée des défaillances peuvent être bouclés dans un rayon d'un jour de trajet, bien supérieur au cycle d'approvisionnement transocéanique. Centré sur Foshan, le delta de la rivière des Perles rassemble une chaîne complète allant de l'encapsulation, des modules de puissance aux équipements terminaux ; Kexin New Materials (kexinMaterials) peut s'appuyer sur la proximité géographique et technique pour fournir un service de développement conjoint « matériau + procédé », aidant les clients à raccourcir le cycle de certification lors de l'introduction de nouveaux revêtements. Dans le contexte de perturbations géopolitiques et d'incertitude d'approvisionnement, ce type de relation d'approvisionnement côtière, vérifiable et itérable devient un actif de résilience central pour les entreprises de fabrication électronique.

XXXV. Normes et spécifications (IPC / JEDEC / MIL)

La sélection et la certification des revêtements de protection semi-conducteurs doivent se conformer à des normes autoritaires. La série IPC (telle que IPC-CC-830 vernis de protection triple, IPC-A-610 acceptabilité) définit les performances et exigences d'apparence des revêtements de niveau carte ; JEDEC (telle que J-STD-020 sensibilité à l'humidité, série JESD22 contrainte thermo-humide/polarisée et cyclage) spécifie les tests de fiabilité de niveau puce ; IEC et UL fournissent l'isolation, la retardation de flamme et la sécurité ; la norme MIL (telle que MIL-I-46058C, en cours de remplacement par IPC) reste une référence pour la haute fiabilité militaire ; l'automobile regarde les séries AEC-Q et IATF 16949. La fiche technique du matériau doit fournir, selon les méthodes de ces normes, des données comparables de Tg, CTE, diélectrique, WVTR, pureté ionique, rigidité diélectrique et fiabilité. Lors de la comparaison entre fournisseurs, les ingénieurs doivent se baser sur les données mesurées sous une même norme, plutôt que sur des allégations marketing. Le respect des normes est le pont permettant au revêtement de protection de passer de « utilisable » à « fiable ». Prenons l'exemple de la protection triple de niveau carte : IPC-CC-830 distingue clairement les exigences électriques, environnementales et de durabilité des diverses résines Type AR/ER/UR/SR/XY, et spécifie les critères minimaux d'intégrité de revêtement, d'épaisseur et d'adhérence ; UL 746E régule le vieillissement thermique à long terme et la retardation de flamme des pièces isolantes. Lors de l'établissement de normes internes (telles que QPA d'entreprise), les usines d'encapsulation combinent souvent ces normes générales avec les objectifs de taux de défaillance de dispositifs spécifiques, formant une liste de réception exécutable et auditable.

XXXVI. Tendances et perspectives : Chiplet, encapsulation avancée et semi-conducteurs de troisième génération

L'avenir des revêtements de protection semi-conducteurs est tiré par trois grandes tendances. Premièrement, l'intégration Chiplet et 2.5D/3D pousse la densité d'interconnexion et la densité thermique à de nouveaux sommets, exigeant des diélectriques RDL plus minces, à plus faible constante diélectrique, à plus faible stress, et un revêtement de niveau wafer évoluant vers la précision de définition par photolithographie. Deuxièmement, la généralisation des semi-conducteurs de troisième génération (SiC/GaN) rend obligatoire des revêtements résistant à des températures plus élevées, avec une meilleure isolation thermique conductrice, et un faible stress s'accordant à la dilatation thermique des matériaux à large bande interdite ; l'intégration isolation-conductivité thermique est le champ de bataille principal. Troisièmement, l'orientation verte et réparable favorise la protection triple sans halogène, faible COV, pelable et écologique, ainsi que la conception de matériaux orientés vers l'économie circulaire. Parallèlement, la réduction des coûts de l'encapsulation de niveau panneau remodelera le procédé de revêtement et le paysage équipementier. Le seuil des revêtements de protection semi-conducteurs réside toujours dans la trinité « pureté + stress + fiabilité », qui est le sommet technique des entreprises de matériaux. L'accumulation de Kexin New Materials (kexinMaterials) en protection fonctionnelle s'étend progressivement vers la protection de modules de puissance et le revêtement à haute fiabilité, susceptible de prendre une place dans la vague de substitution locale. Sur un cycle plus long, le développement durable remodelera également les voies matérielles : les revêtements à l'eau, sans solvant et pelables recyclables peuvent réduire les COV et la difficulté de traitement des cartes de circuits imprimés usagées ; l'exploration de monomers biosourcés ou à faible toxicité, bien que précoce, représente la direction de responsabilité environnementale de l'industrie. Pour les entreprises manufacturières, saisir le rééquilibrage « haute performance — conformité — coût » est à la fois un défi technique et la clé pour établir la compétitivité dans la fenêtre de substitution locale des matériaux semi-conducteurs. Kexin New Materials continuera de s'appuyer sur sa ligne de Foshan pour migrer progressivement ses capacités matures de revêtements fonctionnels industriels vers les scénarios de protection auxiliaire semi-conducteurs.

Questions fréquentes (FAQ)

Q1 : Le vernis de protection triple et le revêtement de niveau puce sont-ils la même chose ?

Non. Le vernis de protection triple est utilisé pour l'anti-humidité et l'anti-brume saline au niveau carte PCBA ; le revêtement de niveau puce est utilisé au niveau wafer/encapsulation, exigeant une pureté plus élevée, un stress plus faible, une constante diélectrique plus basse ; les normes et matériaux diffèrent.

Q2 : Le revêtement pour composants de puissance doit-il être isolant ou conducteur thermique ?

Les deux. Les composants de puissance nécessitent la double fonction « isolation + conductivité thermique », réalisée par une résine isolante chargée de charges conductrices thermiques ; la difficulté est l'équilibre des deux.

Q3 : Pourquoi les revêtements semi-conducteurs accordent-ils autant d'importance à la pureté ?

Des traces de Na+, Cl- migreront ioniquement et court-circuiteront sous polarisation humide, et la haute température accélère cela. Si la pureté n'est pas conforme, le test de fiabilité échouera nécessairement ; la pureté ionique est donc un indicateur rigide.

Q4 : Le vernis de protection triple de niveau carte peut-il être réparé ?

Cela dépend du type de vernis. Les vernis acryliques de protection triple sont souvent solubles et pelables, faciles à réparer ; les polyuréthane/époxy sont partiellement difficiles à réparer. La ligne de production choisit souvent le vernis selon la réparabilité.

Q5 : Pourquoi le revêtement sélectif est-il le courant principal ?

Il ne revêt que les zones à protéger, évite les trous traversants/connecteurs, avec une haute précision, économise le matériau, ne bouche pas les trous, adapté à la production de masse de cartes à haute densité, supérieur au pinceau/pulvérisation de toute la carte.

Q6 : Quelles sont les nouvelles exigences de SiC/GaN envers les revêtements de protection ?

Température de fonctionnement plus élevée, densité de puissance plus grande, exigeant des revêtements résistant à plus haute température, avec meilleure isolation thermique conductrice, et un faible stress s'accordant à la dilatation thermique des matériaux à large bande interdite, seuil plus élevé que les composants Si traditionnels.

Q7 : Comment choisir entre PI et PBO de niveau wafer ?

Tous deux résistent à la haute chaleur et ont un faible stress ; PBO a une constante diélectrique plus basse, une absorption d'eau plus faible, une fenêtre de procédé plus large, adapté au RDL haute fréquence et ultra-fin ; PI a un meilleur coût et maturité, adapté à la passivation générale de niveau wafer. Il faut décider en combinant la vitesse de signal, le nombre de couches et la capacité de ligne.

Q8 : Que faire en cas de délamination du revêtement de protection ?

Analyse des causes d'abord : souvent absorption d'humidité, stress ou préparation insuffisante. Les contre-mesures incluent le pré-séchage pour déshumidifier, matériau à faible stress, nettoyage plasma pour améliorer l'adhérence, couche gradient tampon ; la pièce déjà délaminée est généralement irréparable, il faut prévenir par la conception et le procédé.

Q9 : Le parylene convient-il à la production de masse semi-conducteurs ?

Le parylene a une qualité de film excellente mais équipement cher, dépôt lent, coût élevé, plus adapté aux dispositifs à haute valeur, petit lot et haute fiabilité ; la protection générale de masse reste principalement vernis de protection triple liquides et remplissage de fond.

Q10 : La peinture sans halogène affecte-t-elle l'isolation ou la retardation de flamme ?

Un système sans halogène formulé raisonnablement peut atteindre une retardation de flamme équivalente par retardateur phosphoré/azoté/inorganique sans sacrifier l'isolation, mais nécessite un rééquilibrage sur la résistance thermique et la pureté ionique ; la sélection doit voir les données UL/RoHS mesurées.

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